Laporan Akhir 2

- Oktober 27, 2025

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D

3. Panel DL 2203C

4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

2. Power DC

Gambar 4. Power DC

3. Switch (SW-SPDT)

Gambar 5. Switch

4. Logicprobe atau LED

Gambar 6. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini digunakan IC 74LS112, yaitu jenis IC J-K Flip-Flop. Dalam rangkaian tersebut, pin R (reset) dihubungkan ke B0 dengan input logika 1, pin S (set) dihubungkan ke B1 dengan input logika 0, pin J dan K dihubungkan ke VCC, sedangkan pin CLK dihubungkan ke B2 dengan input logika 1. Keluaran Q terhubung ke H7, sedangkan Q’ terhubung ke H6.
Ketika rangkaian disimulasikan, diperoleh output Q = 1 dan Q’ = 0. Hal ini terjadi karena sinyal CLK bersifat aktif rendah (active low), artinya rangkaian akan bekerja saat clock bernilai logika 0. Dalam kondisi ini, pin S (set) yang mendapat input 0 akan mengaktifkan rangkaian, sehingga output yang dihasilkan bernilai logika 1.

Pada percobaan ini dilakukan beberapa variasi kondisi sebagai berikut:

B0=0, B1=1, B2=don’t care → Hasil output Q=0 dan Q’=1. Hal ini disebabkan oleh karakteristik clock yang aktif saat bernilai 0. Karena pin R (reset) diberi logika 0, maka rangkaian menjadi asynchronous reset, sehingga output Q bernilai 0. Kondisi ini sesuai dengan tabel kebenaran.
B0=1, B1=0, B2=don’t care → Hasil output Q=1 dan Q’=0. Karena clock bersifat aktif rendah, maka ketika pin S (set) diberi logika 0, rangkaian menjadi aktif dan menghasilkan output logika tinggi (Q=1). Hal ini juga sesuai dengan tabel kebenaran.
B0=0, B1=0, B2=don’t care → Hasil output Q=1 dan Q’=1. Kondisi ini disebut keadaan terlarang (forbidden state) karena kedua output memiliki nilai yang sama, padahal seharusnya Q dan Q’ saling berlawanan. Keadaan ini terjadi ketika R (reset) dan S (set) sama-sama diberi input logika 0.
B0=1, B1=1, B2=clock → Hasil output Q=0 dan Q’=1. Kondisi ini disebut kondisi toggle, yaitu keadaan di mana output membalik dari nilai sebelumnya. Jika sebelumnya Q=1, maka pada kondisi ini output berubah menjadi Q=0. Hasil tersebut sesuai dengan tabel kebenaran IC.