Laporan Akhir 1

- Oktober 27, 2025

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D

3. Panel DL 2203C

4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan (Proteus)

1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

3. Power DC

Gambar 5. Power DC

4. Switch (SW-SPDT)

Gambar 6. Switch

5. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan ini digunakan dua jenis IC, yaitu 74LS112 dan 7474. Pada IC 74LS112, pin R (reset) dihubungkan ke B0 dengan input logika 1, pin S (set) dihubungkan ke B1 dengan input logika 1, pin J dihubungkan ke B2 dengan input logika 0, pin CLK dihubungkan ke B3 dengan input logika 1, dan pin K dihubungkan ke B4. Keluaran dari IC ini berupa Q yang terhubung ke H7, serta Q’ yang merupakan komplemen dari Q dan terhubung ke H6.
Sementara itu, pada IC 7474, pin D dihubungkan ke B5 dengan input 0 dan pin CLK dihubungkan ke B6 dengan input 1. Hasil keluarannya adalah Q yang terhubung ke H4 dengan nilai 0, dan Q’ yang terhubung ke H3. Ketika rangkaian dijalankan, diperoleh output Q = 0 dan Q’ = 1. Hal ini disebabkan karena sinyal CLK bersifat aktif rendah (active low), artinya clock akan bekerja ketika bernilai logika 0. Namun dalam percobaan ini, clock diberi input logika 1 sehingga tidak aktif, dan hasilnya keluaran tetap Q = 0.

Percobaan ini memiliki tujuh kondisi sebagai berikut:

B0=0, B1=1, dan input lainnya “don’t care” → keluaran JK Flip-Flop dan D Flip-Flop sama, yaitu Q=0 dan Q’=1.
B0=1, B1=0, dan input lainnya “don’t care” → keluaran JK Flip-Flop dan D Flip-Flop adalah Q=1. Hal ini karena rangkaian bersifat aktif rendah, sehingga ketika diberi input 0, rangkaian menjadi aktif (berlogika 1).
B0=0, B1=0, dan input lainnya “don’t care” → keluaran Q=1 dan Q’=1 untuk kedua flip-flop. Kondisi ini disebut kondisi terlarang (forbidden state) karena seharusnya Q dan Q’ memiliki nilai yang berlawanan. Kondisi ini juga dikenal sebagai kondisi tidak stabil (unstable state).
B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, B6=aktif → keluaran JK Flip-Flop: Q=1, Q’=0, sedangkan D Flip-Flop: Q=0, Q’=1.
B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=aktif → keluaran JK Flip-Flop: Q=0, Q’=1, dan D Flip-Flop: Q=0, Q’=1.
B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don’t care, B6=0 → keluaran JK Flip-Flop: Q=1, Q’=0, sedangkan D Flip-Flop: Q=0, Q’=1.
B0=1, B1=1, B2=1, B3=clock, B4=1, sementara B5 dan B6 dilepas → keluaran berada dalam kondisi toggle, yaitu output berganti-ganti secara berlawanan dari kondisi sebelumnya.